/* $NetBSD: imxpciereg.h,v 1.1 2019/07/24 12:33:18 hkenken Exp $ */
/*
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* STRICT LIABILITY, OR TORT (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING
* IN ANY WAY OUT OF THE USE OF THIS SOFTWARE, EVEN IF ADVISED OF THE
* POSSIBILITY OF SUCH DAMAGE.
*/
#ifndef _ARM_IMX_IMX6_PCIEREG_H_
#define _ARM_IMX_IMX6_PCIEREG_H_
/* PCIe EP Mode Registers */
#define PCIE_EP_DEVICEID 0x00000000
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/* PCIe RC Mode Registers */
#define PCIE_RC_DEVICEID 0x00000000
#define PCIE_RC_COMMAND 0x00000004
#define PCIE_RC_REVID 0x00000008
#define PCIE_RC_BIST 0x0000000c
#define PCIE_RC_BAR0 0x00000010
#define PCIE_RC_BAR1 0x00000014
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#define PCIE_RC_LCR_MAX_LINK_SPEEDS __BITS(3, 0)
#define PCIE_RC_LCR_MAX_LINK_SPEEDS_GEN1 __SHIFTIN(0x1, PCIE_RC_LCR_MAX_LINK_SPEEDS)
#define PCIE_RC_LCR_MAX_LINK_SPEEDS_GEN2 __SHIFTIN(0x2, PCIE_RC_LCR_MAX_LINK_SPEEDS)
#define PCIE_RC_LCSR 0x00000080
#define PCIE_RC_LCSR_LINK_SPEED __BITS(19, 16)
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#define PCIE_RC_LCSR2 0x000000a0
#define PCIE_RC_AER 0x00000100
#define PCIE_RC_UESR 0x00000104
#define PCIE_RC_UEMR 0x00000108
#define PCIE_RC_UESEVR 0x0000010c
#define PCIE_RC_CESR 0x00000110
#define PCIE_RC_CEMR 0x00000114
#define PCIE_RC_ACCR 0x00000118
#define PCIE_RC_HLR 0x0000011c
#define PCIE_RC_RECR 0x0000012c
#define PCIE_RC_RESR 0x00000130
#define PCIE_RC_ESIR 0x00000134
#define PCIE_RC_VCECHR 0x00000140
#define PCIE_RC_PVCCR1 0x00000144
#define PCIE_RC_PVCCR2 0x00000148
#define PCIE_RC_PVCCSR 0x0000014c
#define PCIE_RC_VCRCR 0x00000150
#define PCIE_RC_VCRCONR 0x00000154
#define PCIE_RC_VCRSR 0x00000158
/* PCIe Port Logic Registers */
#define PCIE_PL_ALTRTR 0x00000700
#define PCIE_PL_VSDR 0x00000704
#define PCIE_PL_PFLR 0x00000708
#define PCIE_PL_PFLR_LOW_POWER_ENTRANCE_COUNT __BITS(31, 24)
#define PCIE_PL_PFLR_LINK_STATE __BITS(21, 16)
#define PCIE_PL_PFLR_FORCE_LINK __BIT(15)
#define PCIE_PL_PFLR_LINK_NUMBER __BITS(7, 0)
#define PCIE_PL_AFLACR 0x0000070c
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#define PCIE_PL_PLCR_LINK_MODE_ENABLE __BITS(21, 16)
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#define PCIE_PL_AMODNPSR 0x00000724
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#define PCIE_PL_G2CR 0x0000080c
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#define PCIE_PL_PHY_CTRL_DATA __BITS(0, 15)
#define PCIE_PL_MRCCR0 0x00000818
#define PCIE_PL_MRCCR1 0x0000081c
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// ATU_R_BaseAddress 0x900
#define PCIE_PL_IATUVR 0x00000900
// ATU_VIEWPORT_R (ATU_R_BaseAddress + 0x0)
#define PCIE_PL_IATURC1 0x00000904
// ATU_REGION_CTRL1_R (ATU_R_BaseAddress + 0x4)
#define PCIE_PL_IATURC1_FUNC __BITS(22, 20)
#define PCIE_PL_IATURC1_AT __BITS(17, 16)
#define PCIE_PL_IATURC1_ATTR __BITS(10, 9)
#define PCIE_PL_IATURC1_TD __BIT(8)
#define PCIE_PL_IATURC1_TC __BITS(7, 5)
#define PCIE_PL_IATURC1_TYPE __BITS(4, 0)
#define PCIE_PL_IATURC1_TYPE_IO __SHIFTIN(0, PCIE_PL_IATURC1_TYPE)
#define PCIE_PL_IATURC1_TYPE_MEM __SHIFTIN(2, PCIE_PL_IATURC1_TYPE)
#define PCIE_PL_IATURC1_TYPE_CFG0 __SHIFTIN(4, PCIE_PL_IATURC1_TYPE)
#define PCIE_PL_IATURC1_TYPE_CFG1 __SHIFTIN(5, PCIE_PL_IATURC1_TYPE)
#define PCIE_PL_IATURC2 0x00000908
// ATU_REGION_CTRL2_R (ATU_R_BaseAddress + 0x8)
#define PCIE_PL_IATURC2_REGION_ENABLE __BIT(31)
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// ATU_REGION_LOWBASE_R (ATU_R_BaseAddress + 0xC)
#define PCIE_PL_IATURUBA 0x00000910
// ATU_REGION_UPBASE_R (ATU_R_BaseAddress + 0x10)
#define PCIE_PL_IATURLA 0x00000914
// ATU_REGION_LIMIT_ADDR_R (ATU_R_BaseAddress + 0x14)
#define PCIE_PL_IATURLTA 0x00000918
// ATU_REGION_LOW_TRGT_ADDR_R (ATU_R_BaseAddress + 0x18)
#define PCIE_PL_IATURUTA 0x0000091c
// ATU_REGION_UP_TRGT_ADDR_R (ATU_R_BaseAddress + 0x1C)
/* PCIe PHY registers */
#define PCIE_PHY_IDCODE_LO 0x0000
#define PCIE_PHY_IDCODE_HI 0x0001
#define PCIE_PHY_DEBUG 0x0002
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#define PCIE_PHY_RTUNE_STAT 0x0004
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#define PCIE_PHY_BS_ASIC_IN 0x0018
#define PCIE_PHY_LEVEL_ASIC_IN 0x0019
#define PCIE_PHY_SSC_ASIC_IN 0x001a
#define PCIE_PHY_SUP_ASIC_OUT 0x001b
#define PCIE_PHY_ATEOVRD_STATUS 0x001c
#define PCIE_PHY_SCOPE_ENABLES 0x0020
#define PCIE_PHY_SCOPE_SAMPLES 0x0021
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#define PCIE_PHY_SCOPE_MASK_011 0x0027
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#define PCIE_PHY_SCOPE_MASK_101 0x0029
#define PCIE_PHY_SCOPE_MASK_110 0x002a
#define PCIE_PHY_SCOPE_MASK_111 0x002b
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#define PCIE_PHY_MPLL_ATB_MEAS2 0x0032
#define PCIE_PHY_MPLL_OVR 0x0033
#define PCIE_PHY_RTUNE_RTUNE_CTRL 0x0034
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#define PCIE_PHY_TX_OVRD_IN_HI 0x1001
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#define PCIE_PHY_TX_OVRD_OUT 0x1004
#define PCIE_PHY_RX_OVRD_IN_LO 0x1005
#define PCIE_PHY_RX_OVRD_IN_LO_RX_PLL_EN_OVRD __BIT(3)
#define PCIE_PHY_RX_OVRD_IN_LO_RX_DATA_EN_OVRD __BIT(5)
#define PCIE_PHY_RX_OVRD_IN_HI 0x1006
#define PCIE_PHY_RX_OVRD_OUT 0x1007
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#define PCIE_PHY_TX_ASIC_DRV_HI 0x100a
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#define PCIE_PHY_RX_ASIC_IN 0x100c
#define PCIE_PHY_RX_ASIC_OUT 0x100d
#define PCIE_PHY_RX_ASIC_OUT_LOS __BIT(2)
#define PCIE_PHY_RX_ASIC_OUT_PLL_STATE __BIT(1)
#define PCIE_PHY_RX_ASIC_OUT_VALID __BIT(0)
#define PCIE_PHY_TX_VMD_FSM_TX_VCM_0 0x1011
#define PCIE_PHY_TX_VMD_FSM_TX_VCM_1 0x1012
#define PCIE_PHY_TX_VMD_FSM_TX_VCM_DEBUG_IN 0x1013
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#define PCIE_PHY_RX_LBERT_ERR 0x1017
#define PCIE_PHY_RX_SCOPE_CTL 0x1018
#define PCIE_PHY_RX_SCOPE_PHASE 0x1019
#define PCIE_PHY_RX_DPLL_FREQ 0x101a
#define PCIE_PHY_RX_CDR_CTL 0x101b
#define PCIE_PHY_RX_CDR_CDR_FSM_DEBUG 0x101c
#define PCIE_PHY_RX_CDR_LOCK_VEC_OVRD 0x101d
#define PCIE_PHY_RX_CDR_LOCK_VEC 0x101e
#define PCIE_PHY_RX_CDR_ADAP_FSM 0x101f
#define PCIE_PHY_RX_ATB0 0x1020
#define PCIE_PHY_RX_ATB1 0x1021
#define PCIE_PHY_RX_ENPWR0 0x1022
#define PCIE_PHY_RX_PMIX_PHASE 0x1023
#define PCIE_PHY_RX_ENPWR1 0x1024
#define PCIE_PHY_RX_ENPWR2 0x1025
#define PCIE_PHY_RX_SCOPE 0x1026
#define PCIE_PHY_TX_TXDRV_CNTRL 0x102b
#define PCIE_PHY_TX_POWER_CTL 0x102c
#define PCIE_PHY_TX_ALT_BLOCK 0x102d
#define PCIE_PHY_TX_ALT_AND_LOOPBACK 0x102e
#define PCIE_PHY_TX_TX_ATB_REG 0x102f
#endif /* _ARM_IMX_IMX6_PCIEREG_H_ */